Acronyme : «acronyme»

Répartition hebdomadaire ou semestrielle

(CM: 20h00/5 semaines)(TD/TME: 10h00/5 semaines)

Contenu Cette UE conçu conjointement par les deux départements réseaux et architecture du LIP6 propose une étude de cas détaillée d'une application massivement parallèle intégrée sur puce.

Expérience du responsable dans le domaine de l’UE co-conception matérielle-logicielle (2 ans de postdoctorat chez INRIA et Philips Recherche), applications plate-formes multiprocesseurs intégrés sur puce en particulier dans le domaine du traitement réseaux, compilation pour optimisation cache

Réalisations du responsable dans le domaine de l’UE A. Cohen, D. Genius. A. Kortebi, M. Duranton, Z. Chamski, P. Feautrier, "Multi-Periodic Process Networks: Prototyping and Verifying Stream-Processing Systems", Proceedings of EuroPar'02, Paderborn, Germany, August 2002, Springer LNCS S. Berrayana, E. Faure, D. Genius, F. Petrot, "Modular On-Chip Multiprocessor for Routing Applications", in: M. Danelutto, D. Laforenza, M. Vanneschi, eds., Europar 2004, Pisa, Italy, p. 846-855, Springer LNCS Participante du Projet SANDRA (Videoprocesseur Haute Résolution à architecture innovatrice) chez Philips Recherche Divers TME basés sur des composants SOCLIB (bibliothèque des composants developpés chez ASIM) et le modèle MWMR (multi-écrivain multi-lecteur) d'Alain Greiner et Etienne Faure P. Hanlon, D. Chung, S. Chatterjee, D. Genius, A. Lebeck and E. Parker, "The Combinatorics of Cache Misses during Matrix Multiplication", (first author Phil Hanlon) submitted to JCSS March'00, vol. 63 No. 1, August 2001, pp. 80-126

Acronyme : pc2r	Spécialité : STL	6 ECTS	Niveau : 400	Semestre : S1
Titre : Programmation concurrente, réactive et répartie
Responsable : Emmanuel CHAILLOUX