Curs 1 Introducere

Principii de comunicaţie între 2 procesoare

Se utilizează 2 mecanisme de bază:

a) mecanismul de plasare a procesorului P_B în starea WAIT ca urmare a faptului că procesorul P_A a fost activat a obţinut controlul MAGE. În acest caz segmentul de memorie RAMD asociat oricărui procesor este de tip RAM dublu port cu diverse separatoare pentru magistrala de date şi adrese. ( fig. 8 ).

b) mecanism de forţare a procesorului P_B în HOLD. În acest caz se utilizează memorie RAMD simplu port ( fig. 9 ).

În urma unei cereri de accesare de pe MAGE a RAMD, decodificatorul de adrese sesizează faptul că adresa pe de MAGE are ca destinaţie o sursă de pe MAGI proprie şi lansează HOLREQ către UC. UC îşi termină instrucţia în curs şi decuplează liniile ei de la MAGI apoi UC lansează HA. Ca urmare memoria RAMD este cuplată prin bufferele bidirecţionale de adrese şi date cu magistrala externă şi deci poate fi accesată de Masterul curent ca o resursă proprie.