Design and implementation of a 10 Gigabit Ethernet xaui test systems

2.4.3 XGMII (TO Gigabit Media Independent Interface)

The  XGMH provides  the interface  between  the  RS  and  the  PHY layers.  The  XGMII  is 

divided  into  four  lanes  with  each  lane  comprising  8  bits  of  data  (TXD),  1  bit  control 

(TXC), and a common clock signal (TCLK) for all the lanes. The control line determines 

if the information being sent is a special character or ordinary data. If TXC is  1, then the 

information  conveyed  by  the  TXD  line  is  a  special  character.  If  TXC  is  0,  then  the 

information conveyed by the TXD line is  data.  The XGMII has RXD, RXC,  and RCLK 

signals on the receive  side similar to  the TXD,  TXC  and TCLK signals on  the transmit 

side. Table 2.1  shows the Transmit and Receive Lane associations.

Lanes

TXD/RXD (Data)

TXC/RXC (Control)

Clock

0

<7:0>

Control BitO

TCLK/RCLK

1

<15:8>

Control Bitl

TCLK/RCLK

2

<23:16>

Control Bit2

TCLK/RCLK

3

<31:24>

Control Bit3

TCLK/RCLK