Design and implementation of a 10 Gigabit Ethernet xaui test systems

Figure 3.1: XAUI System Architecture 

(Courtesy: IEEE 802.3ae Standard)

3.1  XGXS Architecture

The XGXS  blocks  in  the  transmit  and  receive  directions  are  shown  in  Figure  3.2  for  a 

single  lane.  The  XAUI  system  comprises  of four  such  lanes.  The  XGXS  in  the  XAUI 

Transmit direction encodes the 8-bit input to a 10-bit wide output word and sends it to the 

Transmit block,  which  serializes  the  10-bit  input  into  a  1-bit  output.  The  inputs  to  the 

XGXS  are  the  XGMII  signals  denoted  by  TXD<7:0>  (Data),  TXC<0>  (Control)  and 

TCLK  (Clock).  Convercely,  in  the  XAUI  Receive  direction,  the  Receive  block 

deserializes the  1-bit input into a 10-bit output word and feeds it to the Synchronize block 

on the receive  side. The XGXS  first  synchronizes  the  incoming bit  stream to  determine 

code  group  boundaries,  then  de-skews  the  code  groups  across  the  lanes  and  finally

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decodes the  10-bit input into  an equivalent 8-bit output word and feeds it to the XGMII. 

The Synchronization and Deskew Processes are explained in detail in section 3.2.

TXD<7:0>

TXC<0>

TCLK

T x_Code_Group<9:0>

TX_Blt<0>

Transmit

8B/10B  Encoder

RxD<7:0>

RXC<0>

RXCLK

Rx_data<9:0>

‘Rx_Bit<0>

Receive

Synchronize

Deskew

8B/10B  D ecoder