Design and implementation of a 10 Gigabit Ethernet xaui test systems

5.2.3  Receiver Logic Analyzer

The Lecroy SDA6000, which was earlier used in the IOL test setup to capture the 

received data from the DUT,  is now replaced with Logic Analyzer module. The Smart 

Bits interface has also been removed from the test system. The logic analyzer is 

implemented using a Block RAM which is 96 bits wide. The depth of the Block RAM is 

4096 words.  The logic analyzer is controlled via the PowerPC interface.  The Logic 

Analyzer Finite State Machine (LASFSM) captures the received data and control signals 

from the XGMH’s receiver interface.The LAFSM must be armed via the PowerPC

46

Reproduced  with  permission  of the  copyright  owner.  Further reproduction  prohibited without  permission.

---

interface before data capture will start.  Once it is armed, it starts capturing the data. The 

LAFSM captures data until the capture RAM is filled, or when the user lowers the 

arm 

signal.  Figure 5.5 shows the new setup for the XAUI test system.

JTag

Xilinx 

Parallel 

Cable  IV

Xilinx ML321  as 

Pattern generator 

and built in LA

PC  (w/ Win2k  & 

TCL.Matlab, Xirtx ISE, 

Labview, Smaifwthdows)

DUT

XAUI

Interface