Design and implementation of a 10 Gigabit Ethernet xaui test systems

3.6.2  PowerPC Interfaces

The  PowerPC  405  processor provides  a set  of interfaces  that  support the  attachment  of 

Xilinx Cores and user logic. The  following are the list of interfaces that are available in 

the Virtex-ii Pro device family.

a)  Processor local bus interface (PLB)

b)  Device control register interface(DCR)

c)  Clock and power management interface

d)  JTAG port interface

e)  On-chip interrupt controller interface

f)  On-chip memory controller interface

The PowerPC interfaces used in the design are described below:

II JTAG Port: The JTAG port interface supports the attachment of external tools. The 

JTAG interface was used to download the firmware for the Xilinx ML321.

2) 

Processor  Local  Bus:  The  processor  local  bus  (PLB)  interface  provides  a  32-bit 

address and three 64-bit data buses attached to the instruction-cache and data-cache units. 

The on-chip  processor local bus  (OPB)  provides  a  32-bit address  bus  and  a 32-bit  data 

bus. PLB  is  faster than  OPB,  but consumes  more  FPGA resources.  The