Design and implementation of a 10 Gigabit Ethernet xaui test systems



Yüklə 1,66 Mb.
Pdf görüntüsü
səhifə43/49
tarix10.04.2022
ölçüsü1,66 Mb.
#115212
1   ...   39   40   41   42   43   44   45   46   ...   49
Design and implementation of a 10 Gigabit Ethernet XAUI test syst

Figure 5.6 Channel 0 FIFO

If the “A” (alignment) character is detected on channel 0 (master), it sends a signal to the 

FIFOs (slaves) on the other channels, to check f

or “A”.  When  the  alignment character is  found  on  all  four channels,  the  address  of the 

location  is  stored.  The  read  pointer  now jumps  to  this  location  and  reading  of the  data 

begins.  After performing  the  channel  bonding,  the  data  is  sent  to  the  Inter-Frame  Gap 

module.  Functional  simulation  of channel  bonding  was  performed  using  the  Modelsim 

and Verilog test benches. The design was verified to be  functionally correct.




Yüklə 1,66 Mb.

Dostları ilə paylaş:
1   ...   39   40   41   42   43   44   45   46   ...   49




Verilənlər bazası müəlliflik hüququ ilə müdafiə olunur ©muhaz.org 2024
rəhbərliyinə müraciət

gir | qeydiyyatdan keç
    Ana səhifə


yükləyin