Réalisations du responsable dans le domaine de l’UE
Acteur du projet Européen K-SPACE (Knowledge Space of semantic inference for automatic annotation and retrieval of multimedia content)/ et de l’ACI MusicDiscover (LTCI en partenariat avec l’IRCAM, Paris et le LIRIS, Lyon, sur une problématique d’indexation audio).
Membre du bureau du groupe spécialisé d'acoustique musicale de la SFA (organisateur d'une journée d'étude sur la description automatique et la perception de la musique (webmaster).
Inclusion des méthodes sous-espace pour l’analyse des sons pour la facture instrumentale (projet music maker tools en collaboration avec ITEMM, LAUM, 01dB et IRCAM), en cours.
Sliding window adaptive SVD algorithms, Roland Badeau, Gaël Richard et Bertrand David, IEEE Transactions on Signal Processing, vol. 52, no. 1, pp. 1-10, janvier 2004.
Acronyme : fpga
Spécialité : ACSI
3 ECTS
Niveau : 500
Semestre : S3
Titre : Circuits programmables FPGA (Field Programmable Gate Array)
Initiation à la conception sur circuits programmables FPGA avec l'étude d'un contrôleur PCI simplifié. Cette unité d'enseignement très pratique est destiné aux étudiants n'ayant jamais utilisé de circuits FPGA.
Expérience du responsable dans le domaine de l’UE
Je suis Enseignant-Chercheur dans l'Equipe ACSI du LIP6. Je travaille sur la modélisation multi-abstraction de composants numériques complexes et sur la simulation efficace de systèmes sur puce multi-processeurs à espace mémoire partagé (traitement vidéo, réseau). Je m'intéresse également aux langages de modélisation de systèmes à temps discret (VHDL, Verilog, systemC) et à temps continu (VHDL-AMS, Verilog-AMS, SystemC-AMS), ainsi qu'à la synthèse de systèmes sur composants programmables. J'enseigne l'architecture des ordinateurs en L3, M1 et M2, la gestion et la programmation des périphériques et M1, les langages de description de matériel (HDL) en M2, et le prototypage rapide d'application mixtes matérielles/logicielles sur FPGA.
Réalisations du responsable dans le domaine de l’UE
Acronyme : fset
Spécialité : SAR
3 ECTS
Niveau : 500
Semestre : S3
Titre : Fondements des systèmes embarqués temps réel
Responsable : Laurent PAUTET
Répartition hebdomadaire ou semestrielle
(30h/7 semaines)
Contenu
FSET permet à l'étudiant de découvrir le domaine du temps réel et de l'embarqué et d'assimiler les notions de base en la matière. Cette unité d'enseignement s'intéresse plus particulièrement aux fondements algorithmiques, aux systèmes d'exploitation et aux langages de programmation appliqués au domaine du temps réel. Cette unité d'enseignement vise à donner aux étudiants les notions de base sur les systèmes temps réel embarqués. En plus d'une partie introductive, l'enseignement est découpé en trois parties. Les fondements algorithmiques portant sur la gestion des ressources (ordonnancement, partage, communication) et sur la sûreté de fonctionnement sont abordés. Par la suite sont présentés les systèmes d’exploitation temps réel et leurs interfaces, en particulier noyaux temps réel embarqués (notamment POSIX). Elle aborde également les architectures, les communications et les outils qu'ils mettent en oeuvre. Enfin, une présentation des langages de programmation aborde la mise en oeuvre des systèmes temps réel au travers des langages de programmation. On y présente principalement l'approche asynchrone (Ada, Java, par exemple). La partie synchrone étant faite par ailleurs dans l’UE Langages Synchrones (LS)
Expérience du responsable dans le domaine de l’UE
Outre le pilotage et la réalisation de nombreux logiciels libres internationalement connus (notamment dans la communauté des systèmes répartis et celle des systèmes temps réel), je participe à de nombreux comités de programme dans le domaine (par exemple ISORC ou RTS). Je participe à de nombreux projets européens dont le projet ASSERT et j’entretiens de nombreuses collaborations avec les industriels du domaine.
