Design and implementation of a 10 Gigabit Ethernet xaui test systems

3.6  Xilinx  lOGigabit Ethernet Logic

The  PCS  layer  connects  between  the  Xilinx  RocketPHY™  lOGbps  transceivers  and 

Xilinx LogicCORE™ XAUI core. The PMA is implemented by RocketPHY transceivers 

and  the  MAC  layer  is  implemented  by  the  Xilinx  LogicCORE™  MAC.  The  Digital 

Clock  Manager  Core  (DCM)  was  used  for  the  clock  synthesis,  coarse  or  fine  phase 

adjustments and synchronization.

3.6.1  Xilinx RocketPHY^-lOGbps Transceivers

The  RocketIO  transceivers  are  based  on  Mindspeed’s  SkyRail™  technology.  The 

transceiver module is designed to operate at any serial bit rate in the range of 600 Mb/s to 

3.125 Gb/s per channel. Each serial link operates at 3.125 Gb/s to accommodate both data 

and the overhead  associated with 8B/10B  coding. The operating frequency is implied by 

the  received 

data, 

the 

reference 

clock  applied, 

and  the 

SERDES_10B 

(serializer/deserializer) attribute set by the user.

The  RocketIO  transceiver  comprises  of  the  Physical  Medium  Attachment  (PMA)  and 

Physical  Coding  Sublayer  (PCS).  The  PMA  contains  the  serializer/deserializer

27

Reproduced  with  permission  of the  copyright  owner.  Further reproduction  prohibited without  permission.

---

(SERDES), TX and RX buffers, clock generator,  and clock recovery circuitry. The PCS 

contains the  8B/10B  encoder/decoder  and the elastic buffer supporting  channel  bonding 

and clock correction. The PCS also handles Cyclic Redundancy Check (CRC).