Design and implementation of a 10 Gigabit Ethernet xaui test systems

Figure 5.2: Lane Skew at the receiver input

LaneO  K  K  R

K R R K   K R K R

Lanel  K  K  R

K R R K  

K R K R

Lane2  K  K  R

K R R K  

K R K R

Lane3  K  K  R

K R R K  

K R K R

Figure 5.3: Lanes after performing Channel bonding

5.2  Implementation of the Receive System

The  earlier  Receive  System  developed  by  Xilinx  had  very  limited  features.  When  the 

transmit pattern was transmitted to the DUT, a trigger signal was sent to the Lecroy SDA 

6000  (DSO)  to  capture  the  4-channel  XAUI  signaling  from  the  DUT  single-endedly. 

There were two types of trigger signals: Trigger on Zap and Trigger on Frames. Trigger 

on Zap is  a trigger signal from the test system user.  The  trigger signal  is  sent via GPIO 

from the  PowerPC to  capture  the  data.  The  Trigger on  Frames  signal  would trigger the 

DSO whenever it saw a start character on the received data.

In  the  new  Receive  system  the  features  like  channel  bonding,  Inter  Frame  Gap  (IFG) 

calculation,  and on-board Logic  Analyzer  were  implemented.  Each  of these  modules  is

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described  in  this  chapter.  Figure  5.2  gives  an  overview  of  the  Receive  System

architecture.

lOGec Top-level Module

1

r

r

r

Power PC 

Interface

Rx_Path 

Receive Side

TxJPath 

Transmit Side

Logic Analyzer

IFG

Capture memory

CAM