Design and implementation of a 10 Gigabit Ethernet xaui test systems

2nd byte

Lane 0

3rd byte

4th byte

5th byte

6th byte

7th byte

8tfc byte

Laae 1

Lane 2

Lane 3

Figure 5.5 Receive Data Sequence

The data has to be arranged in the proper sequence before writing to the Inter-Frame Gap 

module  and  the Logic Analyzer module.  For the  proper alignment  of the  data one byte 

wide FIFOs were used.  The data rate has  to be  doubled. Data has  to be  written into the 

FIFO at both the rising and falling edges of the clock. Since the board is operating at very 

high speed, there is always a chance of signal deskew. To avoid the clock-to-signal skew 

problem,  the  Digital  Clock  Manager  (DCM)  feature  provided  by  Xilinx  is  used.  The 

DCM module is used to  synthesize clockO and clock  180.  Data (8 bits)  are written  in to

.44

Reproduced  with  permission  of the  copyright  owner.  Further reproduction  prohibited without  permission.

---

the FIFO at the rising edges of both clockO and clock  180.  Data (16 bits) is read at only 

clkO.

Write data

FIFO 

channel 0

Read Data

c lk l8 0 -

8 bits data

clkO

8 bits data

clkO —

8 bits data

clk!80 —

clkO

clkO —

8 bits data

8 bits data

clkO —>

8 bits data