Richard perdriau*/ Mohamed ramdani

Modélisation VHDL-AMS haut niveau de l’activité en courant des mémoires en vue de l'optimisation de la compatibilité électromagnétique

• Richard PERDRIAU*/**

• Mohamed RAMDANI*

• Jean-Luc LEVANT***

• Anne-Marie TRULLEMANS**

• *École Supérieure d’Électronique de l’Ouest - Angers

• **DICE – Université Catholique de Louvain – Louvain-la-Neuve

• ***ATMEL - Nantes

Présentation

• Objectif

• Pourquoi modéliser l’activité interne d’un µC ?
• Pourquoi VHDL-AMS ?

• Méthodologie globale

• Principe
• Validation

• Simulation de la SRAM

• Extraction
• Modélisation
• Résultats

• Conclusion

Objectif

• Caractérisation CEM d’un CI : modèle ICEM

• Eléments passifs (réseau d’alimentation)
• Générateur de courant interne

Objectif

• Caractérisation CEM d’un CI : modèle ICEM

• Eléments passifs
• Ne dépendent pas de l’activité interne (sauf capacités dynamiques MOS dans Cb)
• Extraits par mesures (publications avec J. L. Levant, M. Ramdani)
• Générateur de courant interne
• Dépend de l’activité
• Pire cas : difficile à modéliser mais très utile
• La simulation doit être rapide mais pas nécessairement précise (20 % suffit)

• -> extraction du générateur équivalent

• Cas concret : microcontrôleur 8 bits (avec SRAM)

Objectif

• Comment obtenir cette activité ?

• -> par mesures

• Une fois le circuit fondu : moins utile
• Comment trouver le pire cas ?

• -> par simulation

• Avant la fonderie : beaucoup plus intéressant
• Niveau structurel (transistors)
• Outils de type SPICE
• Très lente (~ 1000 heures)
• Niveau comportemental
• Moins précise mais beaucoup plus rapide (~ 10 minutes)
• Utilisation d’un langage de description

Objectif

• Quel langage ?

• VHDL-AMS
• Standard (IEEE 1076.1)
• Compatibilité ascendante avec les modèles standard VITAL (VHDL Initiative Towards ASIC Libraries) pour les mémoires
• Compatibilité ascendante avec les modèles standard VHDL du cœur
• Permet d’ajuster les modèles à partir des simulations structurelles
• Inclus dans la proposition de norme ICEM

• -> méthodologie de simulation pour la modélisation VHDL-AMS

Méthodologie envisagée

• Environnement de simulation

• Microcontrôleur
• Cœur 8051 ATMEL (~ 25000 portes)
• EEPROM programme 32 Ko (~ 150000 portes)
• SRAM données 1,2 Ko (~ 18000 portes)
• Outils
• ADVance-MS Mach (Mentor Graphics) v2.0
• ADVance-MS : compilateur/simulateur VHDL-AMS
• Mach : simulateur structurel rapide (10~12x plus rapide qu’Eldo)

Méthodologie : 3 étapes

• Extraction du courant : cœur seul

• Utilisation de modèles numériques de mémoires couplés à une netlist cœur au niveau transistor

Méthodologie : 3 étapes

• Extraction du courant : cœur seul

• Courant consommé uniquement par le cœur
• Pourra inclure les éléments parasites RC après placement/routage
• Utilisation de modèles VITAL standard
• Convertisseurs A/N et N/A décrits en VHDL-AMS
• Possibilité de faire tourner du code machine : dépendances logiciel <-> consommation
• Comparaison avec les mesures en mode RESET (pas de mémoires impliquées)

Méthodologie : 3 étapes

• Extraction du courant : cœur/mémoires (1)

• Utilisation de modèles VHDL-AMS des mémoires couplés au cœur au niveau transistor

Méthodologie : 3 étapes

• Extraction du courant : cœur et mémoires (1)

• Première étape : modélisation comportementale de la consommation de courant des mémoires
• Sera évoquée ultérieurement
• Accélère la simulation d’un facteur 1000 ou plus
• Remarque : faible influence de l’EEPROM sur le courant
• Validée par simulation
• Permet de négliger sa consommation
• Deuxième étape : couplage avec le cœur
• Permet les comparaisons avec les mesures réelles en mode RUN

Méthodologie : 3 étapes

• Extraction du courant : cœur/mémoires (2)

• Modèles VHDL/AMS du cœur et des mémoires

Méthodologie : 3 étapes

• Extraction du courant : cœur et mémoires (2)

• Le plus difficile : modélisation comportementale du cœur
• Dépend du logiciel
• Etude de faisabilité encore à mener

Validation de la méthodologie

• Etude du cœur en mode RESET

Simulation de la SRAM

• Caractéristiques de la SRAM

• 1280 octets (~ 18000 portes)
• Technologie 0,35 µm
• 4 blocs de 80 rangées et 4 colonnes chacun
• Décodage d’adresses sur 7 bits
• 2 décodeurs 2 bits (Y et Z) simples
• 1 décodeur 3 bits X faisant partie du chemin critique

Simulation de la SRAM

• Principe de la simulation

• Netlist au niveau transistor
• Testbench écrit en VHDL

Simulation de la SRAM

• Extraction par simulation structurelle

Simulation de la SRAM

• Modèle VHDL-AMS

• Modèle événementiel
• Prise en compte séparée des décodeurs et des cellules mémoire
• Formes d’onde de type PWL
• Rapide

Simulation de la SRAM

• Résultats de simulation

• Rapport des temps de simulation : environ 1000/1
• Bonne précision sur les temps de montée
• Prise en compte des décodeurs d’adresses

Simulation de la SRAM

• Courant externe

• Méthode
• Modèle VHDL-AMS du courant interne
• + éléments passifs extraits par mesure
• Filtrage du bruit
• Corrélé par la mesure
• Comparaison entre accès Flash (code) uniquement et accès Flash + SRAM
• Différence de consommation avec accès SRAM : ~ 2 mA

Conclusion

• Proposition d’une méthodologie pour l’extraction du courant dynamique

• Du niveau transistor au modèle comportemental
• Utilisation de VHDL-AMS
• Accélération de la simulation (facteur > 1000)
• Inclusion dans le modèle ICEM
• Avenir
• Amélioration des modèles comportementaux SRAM
• Meilleure modélisation du décodeur X
• Prise en compte du mode lecture
• Inclusion des parasites RC dans les simulations cœur
• Proposition d’un modèle comportemental « simple » du cœur
• Normalisation des modèles comportementaux en courant : ICEM-IP

Pour en savoir plus …

• Proposition de norme ICEM : IEC 62014-3
• Voir site Web UTE ou INSA Toulouse
• Proceedings de la conférence EMCCompo 2002
• http://www.insa-tlse.fr/~emccompo/program.htm
• Conférence EMCCompo 2004 à l’ESEO (31/03 et 01/04)
• http://www.emccompo.org
• http://emccompo.eseo.fr