Reprezentarea numerelor si operatiilor aritmetice 1 Clasificarea nr

Metoda (algoritmul) de simplificare Quine McCluskey

In cazul formei disjunctive, minimizarea prin Q McC presupune urmatoarele etape:

1) Ordonarea echivalentilor binari ai conjunctiilor corespunzatoare valorilor 1 ale functiei dupa pondere.

2) Determinarea implicantilor primi prin comparatii succesive ale echivalentilor binari. Pentru determinarea echivalentilor primi se cupleaza echivalentii binari care difera doar printr-o cifra din acelasi rang,punandu-se“-”(don’t care).

3) Determinarea tabelului de acoperire al functiei. Tabelul este un tablou la care liniile corespund implicantilor primi, iar coloanele corespund echivalentilor zecimali ai conjunctiilor pentru care functia ia valoarea 1. Tabloul se completeaza cu 1 in pozitiile pentru care conjunctiile de pe coloane realizeaza implicantii primi pe de linii.
Extensia algoritmului:

1) Se considera ca f {k}=0.

2) Se considera ca f (p_j)=1 pentru fiecare p_j{k}. Se compara fiecare rezultat,din cele C_k¹ cazuri, cu pasul anterior.

3) Se considera f (p_i,p_j)=1.

Circuite logice de insumare (Sumatoare binare)

Un element sumator:

Suma este un rezultat de adunare in clasa modulo 2ⁿ. In cazul in care suma depaseste modulul, apare bitul de transport COUT (carry out).

Sumatorul elementar pe 1 bit

s₀=1 numai daca numarul de 1 logic este impar.

Transportul necesita numai 2 nivele de propagare (nu trebuie inversat nici unul dintre biti). Legarea in cascada a n module:

tp(s) = 3 ; tp (cout) = 2

tp(s) = (n-1) tp(cout) + tp(s₀) = 2 (n-1) + 3 = (2n+1) .

Sumatorul pe 2 biti

Cout se obtine atunci cand numarul de biti care se aduna este mai mare sau egal cu 2.

; cint=bitul de transport format din cin,x₀,y₀ ; tp(s₁)=3 ;

; tp(cout)=2.

Realizarea sumatorului de n biti (n=par) utilizand sumatorul pe 2 biti (m=n/2)

;


2.

1.

Exista hazard in situatia reala.

. Termenul abd nu modifica definitia functiei, si este redundand, fiind util dpdv fizic, deoarece taie situatia de hazard. Termenul abd conecteaza termenii care produc hazardul.
Definirea functiilor logice in diagrame Karnaugh cu intrari variabile

In abd valoarea functiei este indiferenta.

Reguli de simplificare

1) Se considera campurile in care functia logica este1. Se cupleaza 1 cu 1 sau cu “-”. 2) Campurile care au valori variabile se vor cupla cu ele insele, cu 1 sau “-”.

Circuite decodificatoare – reprezinta module capabile sa genereze termeni canonici ai spatiilor intrarii.

Decodificatoarele sunt circuite logice combinationale care activeaza una sau mai multe iesiri in functie de cuvantul de cod aplicat la intrare. Fiecare iesire reprezinta prin valoarea sa logica, termenul canonic al spatiului de intrare.

; Dec. 3/8 Model 74xx138

Daca intrarea este 0 => O₀=0. Iesirile O₀-O₇ decodifica activ in 0 cele 8 combinatii de intrare. Avem termeni canonici disjunctivi. E₀,E₁,E₂ sunt intrari Enable, adica de activare. Decodif. pe canalul de iesire are loc cand E₀=E₁=0 si E₂=1.

Construirea unui decodificator 4/16 utilizand un decodificator 3/8

Modulul Dec Gen decodifica cifra octala mai semnificativa (x3,x4,x5). Iesirile SEL 0-7 devin intrari de activare pentru lantul de decodificatoare de la 0 la 7.

Circuite logice multiplexoare (Selectoare de date) MUX

Circuitele de multiplexare sunt circuite logice combinationale care permit trecerea datelor de la una din intrari, selectata de cuvantul de pe intrarea de adresa, catre o iesire unica. Uneori, circuitele de multiplexare sunt prevazute si cu o intrare de validare.

Vectorul =

vector de date canale de date.

A={a_n-1,…,a₀} vector de adresa

S(E) o intrare de activare (validare)

Y=functia de iesire

, unde

A_i este termenul canonic de tip produs (conjunctiv) al bitilor a_n-1,…,a₀. Avem: pentru S=0 si Y=0 pentru S=1. Semnalul S(E) este pentru functionarea circuitului cand S=0. Cand S=1 inhiba functia.

a₀=0 => D₀=verde

a₀=1 => D₁=verde

S=1 => trafic oprit (trecere pietoni)

MUX 2/1 74xx157 – 16 pini

MUX 4/1 74xx153 - 16 pini

MUX 8/1 ‘151 -16 pini MUX 16/1 ‘150 – 24 pini

Crearea magistralelor de date (BUS)

Magistrala de date reprezinta o entitate de n biti pe care pot fi aplicate informatii din k surse emitatoare, fiecare sursa emitand n biti. Dpdv fizic, reprezinta n fire (entitati) pe care se poate amplasa informatie din kn surse de emisie.

MUX Gen este format din n module independente, fiecare din cei n biti provenind de la una din cele k surse.

2ⁿ  k

Construirea multiplexoarelor 2 ⁿ/1 din 2 ^m/1 unde m

Construirea unui MUX de 64 canale (n=6) utilizandu-se MUX standard (2/1; 4/1; 8/1; 16/1).

Intrare cu 64 canale conectate la 32 module 2/1. Primul nivel imparte spatiul in 2 subspatii 0-31, 32-63, al doilea nivel beneficiand de a4 imparte submultimile de la primul nivel de la 0-15, 16-31. Nivelul 3 fiind un MUX, ve selecta canalul individual.

nivel 1: 8 CI; nivel 2: 4 Ci; nivel 3: 1 CI = 13 CI

Alta varianta de implementare cu 8/1:


Implementarea functiilor cu ajutorul multiplexoarelor

f : S_n  S₁; S_n={x_n-1,…,x₀}; A_n={a_n-1,…,a₀}; MUX 2/1;

, unde A_i sunt termenii canonici ai vectorului de adresare ; este suma termenilor canonici pentru punctele in care functia este 1. Fie 2 numere X₁, X₀ => X={ X₁, X₀} , Y={y₁,y₀} si =1. Pentru x=y se alege un MUX 16/1.

In cazul in care dimensiunea de adresare a MUX este mai mare sau egala decat dimansiunea spatiului de definire al functiei, canalele de date se vor conectata la “0” sau “1” in functie de definitia functiei.

Utilizarea multiplexoarelor in cazul in care spatiul de definire al functiei are dimensiune superioara de adresare fata de spatiul de redresare al multiplexorului

f : S_n  S₁; MUX 2^k/1 => k

Cazul n=k+1: ; Functia f nu poate fi sintetizata cu ajutorul MUX prin conectarea directa la “0” sau “1” a canalelor de date, deoarece MUX nu genereaza la iesire termeni canonici ai spatiului functiei, ci ai spatiului de adresare. => trebuie lasat deoparte un bit (bit reziduu).

Restul de biti n-1=k sunt biti principali (de adresare). Din cele C_n¹=n posibilitati, bitul reziduu este ales astfel incat functiile logice ale fiecarui canal de date conduc la un set minimal. O solutie optima este aceea care nu necesita negarea. Functiile reziduu se obtin prin minimizarea locala in interiorul subspatiului dat de bitii de adresare. Cazul n=k+m:

Din cei n biti care definesc functia, se alege un numar de k biti care se amplaseaza pe liniile n ale MUX. Cei m biti de reziduu genereaza functiile logice aplicate de cele 2^k intrari ale functiei.

Ex: comparatorul pe 3 biti. Sa se implementeze functia =1 daca {x2x1x0}>{y2y1y0}.

Din cei 6 biti, 4 devin biti de adresare su 2 biti de reziduu.

S_n=S₆ ; A_k=A₄ ; Exista 15 solutii posibile. Alegem x2,x1 reziduuri. x0=a3; y2=a2; y1=a1; y0=a0.

D0=x2+x1

D8=1
D1=D0

D9=D0
D3=x2

D11=x2

D2=x2

D10=x1+x2=D0

D6=0 si D14=x2 x1; D7=0 si D15=0; D5=x2 x1 si D13=x2x1; D4=x2 x1=D5 si D12=x2 (coloana 000; 001; 011; 010; 110; 111; 101; col o). Analiza rezultatului:

Canalele de date (16 canale) se conecteaza la “0” sau “1”, respectiv la variabilele de intrare, dupa care se sintetizeaza functiile SI, respectiv SAU.

CIRCUITE SECVENTIALE

Analiza si sinteza circuitelor logice secventiale

C.S. genereaza un vector binar de n biti Q={q_l,…,q₀} care caracterizeaza starea sistemului.

Fiecare stare este individualizata prin codul binar al acesteia. Sistemul trece dintr-o stare in alta in functie de evolutia semnalelor de intrare si de starea din acel moment.

S este generatorul de secvente (stari). ,

 i=0,…,l-1; unde “tau” este intarzierea. Sistemul de l ecuatii caracterizeaza generatorul de secvente. Daca ,  i, atunci starea siatemului este stabila, si singurul factor care ii poate determina trecerea intr-o alta stare este X. => Numarul de stari este finit, deci sistemul este determinat.

C = bloc de tip comb. generat de Y =>

;

Y depinde numai de Q, deoarece Q depinde de X

Varianta asincrona presupune ca memorarea se bazeaza pe intarzierile naturale, si in acest caz circuitul se numeste circuit secvential asincrin (CSA). Daca introducem o componenta de ceas si daca procesul de memorare a unei noi stari se face la un interval de o perioada a ceasului, circuitul se numeste circuit secvential sincron (CSS).

CSS este mult mai controlabil decat CSA cand se pune conditia ca in intervalul T sa se stabilizeze conditiile care descriu evolutia ulterioara a sistemului. In schimb viteza de functionare a CSA este mai mare decat CSS, datorita faptului ca stabilizarea informatiei nu astepta sosirea unui nou ceas.

Descrierea algoritmica a CS presupune reprezentarea functionarii circuitului sub forma unei orgamigrame (Flowchart), unde starile sistemului sunt nodurile grafului.

Analiza unui CS : in functie de schema electrica a circuitului si semnificatiile intrarilor si iesirilor, trebuie sa descrie functia in timp. Functionarea poate fi descrisa prin Flowchart, prin functii logice, prin diagrama de impulsuri, prin tabela de adevar. Sinteza unui circuit reprezinta drumul invers al analizei. Descrierea functionarii este data de modul in care se face proiectarea.

Circuite basculante bistabile (CBB) - Analiza

Familia R-S (Reset-Set)

1) Varianta NOR

a) desenarea schemei electrice

b) ; ;

; Conceptul de bistabil vine de la faptul ca un bit poate avea 2 stari, “0” sau “1”.

c) diagrama Karnaugh de tranzitii – este compusa din variabile de stare atasate pe axe cu valorile la momentul prezent, completandu-se la momentul t+”tau”.

Daca s-ar scoate coloana 3, atunci circuitul ar deveni simetric. Sageti arata tranzitiile.

d) organigrama functionarii (Flowchart)

Conditia restrictiva R=S=1 nu poate aparea. Starea s0 este controlata de S si starea s1 este controlata de R. Semnalele S si R sunt active in 1 si pasive in 0.

e) tabela de adevar f) diagrama de impulsuri

- circuitul este secvential (in Q s-au memorat schimbarile);

- circuitul este de tip asincron (depinde doar de momentul cand au intervenit schimbarile); - R si S sunt active in “1”.

2) Varianta NAND

a) schema electrica

b) ecuatia de tranzitie

; ;

c) diagrama Karnaugh

d) orgamigrama circuitului

Restrictia R=S=0 nu apare. Semnalele R si S sunt inactive in “1” si active in “0”.

e) tabela de adevar f) diagrama de impulsuri

Q memoreaza ultima comanda care a fost activa.

CBB tip JK Master Slave

Pentru T=0 => a=b=1 ; Standby Master

complementare => sau este 0; C sau este 1

c, d complementare => , complementare.

Pentru T=1 => => c=d=1 Standby Slave

sau =0; b sau a =1; complementare

; => ;

; ; ;

;;

; Schema circuitului: 2 structuri Master si Slave de tip R-S varianta NAND; iesirile sunt respectiv si; intrarile de comanda sunt a,b,c,d.

a=Set pt m; b=Reset pt m; c=Set pt Slave; d=Reset pt Slave.

Diagrama de tranzitie:

Orgamigrama functionala: Tabela de adevar:

Diagrama Karnaugh:




Qⁿ⁺¹=J daca Qⁿ=0, K=”-” si Qⁿ⁺¹=K(negat) daca Qⁿ=1, J=”-”

Realizarea unui numarator elementar de 4 biti

Q_i este ceas T_i+1. Q₀,Q₁,Q₂,Q₃ reprezinta un cod de 4 biti care se schimba in timp conform regulii de numarare in sens crescator. Daca este ceas T_i+1 , circuitul e numarator decremental. Schema are un comportament asincron, adica intarzieri progresive catre rangul superior.

CBB de tip D – are 2 intrari si iesirile standard Q si .

Q=o copie sincronizata axata pe cresterea ceasului intrarii D.

D-intrari de date ; T – ceas




Semnalele de tip Set-Reset (Preset-Clear) pentru CB sincrone

Cele 2 circuite au functionarea sincrona pe ceas. Semnalul Clear forteaza iesirea sa devina “0” pe toata durata semnalului Clear activ. In general Preset si Clear sunt active in “0”. Circuitele CBB de tip RS, varianta NOR si NAND: